이 기술 요약은 S. M. Iftiquar, S. N. Riaz, S. Mahapatra가 arXiv에 발표한 논문 “Analysis of growth of silicon thin films on textured and non-textured surface”(2024)를 기반으로 합니다. STI C&D에서 기술 전문가를 위해 분석하고 요약했습니다.
키워드
- Primary Keyword: 실리콘 박막 증착
- Secondary Keywords: 결함 생성, 텍스처 표면, 비정질 표면, 플라즈마 증착, 수치 시뮬레이션, 결함 밀도, 창층
Executive Summary
- 도전 과제: 박막 실리콘 태양전지의 효율을 높이기 위해 사용하는 텍스처 표면이 오히려 성능을 저하하는 전자적 결함을 유발할 수 있습니다.
- 연구 방법: 텍스처 표면(Cell-A)과 평탄한 표면(Cell-B)에 각각 제작된 두 p-i-n 타입 태양전지를 수치 시뮬레이션(AFORS-HET)을 통해 비교하여 전자적 특성과 결함 밀도를 분석했습니다.
- 핵심 발견: 텍스처 표면에 증착된 실리콘 박막은 평탄한 표면에 증착된 박막(3.2 × 10¹⁶ cm⁻³)에 비해 훨씬 높은 결함 밀도(2.4 × 10¹⁷ cm⁻³)를 가지며, 이는 소자 성능에 부정적인 영향을 미칩니다.
- 핵심 결론: 고성능 박막 소자 제작 시, 텍스처 표면의 광 포획 효과보다 이로 인해 증가하는 전자적 결함의 단점이 더 클 수 있습니다. 최적화된 얇은 창층을 가진 평탄한 표면이 더 높은 효율을 달성하는 효과적인 경로일 수 있습니다.
도전 과제: 이 연구가 CFD 전문가에게 중요한 이유
박막 실리콘 태양전지 기술의 오랜 과제는 전력 변환 효율(PCE)을 극대화하는 것입니다. 이를 위해 단락 전류 밀도(Jsc)를 높이는 것이 중요한데, 가장 널리 사용되는 방법 중 하나는 기판 표면을 텍스처링(texturing)하여 빛을 가두는 ‘광 포획(light trapping)’ 기술입니다. 텍스처 표면은 입사광의 반사를 줄이고 내부에서 빛의 경로를 길게 만들어 흡수율을 높입니다.
하지만 이 접근법에는 한계가 있습니다. 플라즈마 증착(RF PECVD)을 통해 텍스처 표면 위에 박막을 성장시키면, 필름이 불균일하게 형성되면서 ‘텍스처 유도 표면 결함’이 발생할 수 있습니다. 이 결함은 물리적인 불균일성일 수도 있고, 필름이 물리적으로는 균일하더라도 표면 텍스처링으로 인해 전자적 결함 밀도가 증가하는 형태로 나타날 수도 있습니다. 이러한 결함은 결국 개방 회로 전압(Voc), 필팩터(FF), 전류 밀도(Jsc)를 모두 감소시켜 태양전지의 최종 효율을 저하시키는 원인이 됩니다. 본 연구는 바로 이 문제를 해결하기 위해 텍스처 표면과 비-텍스처(평탄한) 표면에서의 박막 성장 차이를 분석했습니다.

연구 접근법: 방법론 분석
본 연구는 실제 소자 제작 대신, 문헌에 보고된 두 종류의 태양전지 데이터를 기반으로 한 수치 시뮬레이션 접근법을 채택했습니다. 이를 위해 AFORS-HET 시뮬레이션 프로그램을 사용했습니다.
![Figure 2. (a) Current density voltage (J-V) characteristic curves of the two solar cell
where the ‘star ’ indicates the data points from real cell while the continuous lines are
simulated J-V curves that match closely to these curves. (a) Cell-A [12], (b) Cell-B[3]](https://flow3d.co.kr/wp-content/uploads/image-1022.webp)
- 비교 대상 소자:
- Cell-A: 텍스처 처리된 cSi 기판 위에 제작된 p(20nm)/i(225nm)/n(25nm) 구조의 태양전지.
- Cell-B: TCO 코팅된 평탄한 유리 기판 위에 제작된 p(15nm)/i(450nm)/n(25nm) 구조의 태양전지.
- 시뮬레이션 절차: 연구진은 Cell-A의 알려진 파라미터를 초기값으로 설정한 후, Cell-B의 실제 J-V(전류-전압) 특성 곡선과 시뮬레이션 결과가 일치하도록 주요 전자적 파라미터를 체계적으로 변경했습니다. 변경된 주요 파라미터는 다음과 같습니다.
- 상태 밀도(DOS): 가전자대와 전도대의 상태 밀도.
- 트랩 밀도(Ntrap): 활성층 내의 도너 및 억셉터 결함의 총합.
- 캐리어 이동도(μe, μh): 전자 및 정공의 이동도.
이 과정을 통해 실제 소자의 J-V 곡선과 매우 근접한 시뮬레이션 결과를 얻었으며, 이때 사용된 파라미터 값을 통해 각 표면(텍스처 vs. 평탄)에 증착된 박막의 실제 전자적 특성을 추론할 수 있었습니다.
핵심 발견: 주요 결과 및 데이터
시뮬레이션 분석을 통해 텍스처 표면이 박막 품질에 미치는 영향을 정량적으로 밝혀냈으며, 이를 바탕으로 성능 개선 방안을 제시했습니다.
결과 1: 텍스처 표면이 박막의 전자적 결함 밀도를 크게 증가시킴
시뮬레이션 결과, 텍스처 표면에 증착된 활성층(Cell-A)이 평탄한 표면에 증착된 활성층(Cell-B)보다 전자적으로 훨씬 더 결함이 많다는 사실이 명확해졌습니다.
- 논문의 Table 1에 따르면, 텍스처 표면인 Cell-A의 활성층(i-layer)에 대한 트랩 밀도(Ntrap)는 2.4 × 10¹⁷ cm⁻³였습니다.
- 반면, 평탄한 표면인 Cell-B의 실험 데이터를 가장 잘 재현한 시뮬레이션에서는 활성층의 트랩 밀도가 3.2 × 10¹⁶ cm⁻³로, 약 한 자릿수나 낮은 값이 요구되었습니다.
이는 텍스처 표면의 기하학적 구조가 플라즈마 증착 과정에서 더 많은 전자적 결함(예: 미결합 본드)을 생성하는 원인이 됨을 강력하게 시사합니다.
결과 2: 평탄한 표면에서 창층 최적화를 통해 효율을 대폭 향상 가능
연구진은 텍스처링의 단점을 피하면서도 성능을 높일 수 있는 대안을 모색했습니다. 평탄한 표면을 가진 Cell-B의 p타입 창층(window layer) 두께를 최적화하는 시뮬레이션을 수행했습니다.
- 창층 두께를 기존 15 nm에서 3 nm로 줄였을 때, 소자의 성능이 크게 향상되었습니다.
- 단락 전류 밀도(Jsc)는 16.4 mA/cm²에서 20.96 mA/cm²로 증가했습니다.
- 최종 전력 변환 효율(PCE)은 9.4%에서 12.32%로 대폭 상승했습니다.
이는 창층에서의 광 흡수 손실을 최소화하는 것이 텍스처링을 통한 광 포획보다 더 효과적인 효율 향상 전략이 될 수 있음을 보여줍니다. 특히 평탄한 표면은 매우 얇고 균일한 창층을 제작하는 데 유리합니다.
R&D 및 운영을 위한 실질적 시사점
- 공정 엔지니어: 본 연구는 RF PECVD 공정 중 텍스처 표면의 경사면에서는 SiH₃ 전구체(precursor)의 유효 유속 밀도가 낮아져 결함 생성이 증가할 수 있음을 시사합니다. 이는 텍스처 기판을 사용할 경우 결함 생성을 완화하기 위해 공정 변수(온도, 압력, 가스 유량 등)의 조정이 필요하거나, 고품질 박막을 위해서는 평탄한 기판이 더 바람직할 수 있음을 의미합니다.
- 품질 관리팀: 논문의 Table 1(Ntrap 값)과 Figure 5(역포화 전류 Jo)의 데이터는 표면 유형(텍스처 vs. 평탄)과 전자적 결함 수준을 직접적으로 연결합니다. 이는 다양한 지형에 증착된 박막의 품질을 평가하기 위한 비파괴적 전기적 특성 분석법 개발에 정보를 제공할 수 있습니다.
- 설계 엔지니어: 연구 결과는 광학적 향상(텍스처링을 통한 광 포획)과 전자적 성능(결함 밀도) 사이의 트레이드오프(trade-off) 관계를 보여줍니다. 박막 태양전지 설계 시, 텍스처 유도 결함의 부정적 영향이 광학적 이득을 능가할 수 있음을 고려해야 합니다. 본 논문은 평탄한 표면에 초박형(예: 3nm) 창층을 최적화하여 설계하는 것이 효율을 극대화하는 더 효과적인 전략임을 제안합니다.
논문 상세 정보
Analysis of growth of silicon thin films on textured and non-textured surface
1. 개요:
- 제목: Analysis of growth of silicon thin films on textured and non-textured surface
- 저자: S. M. Iftiquar, S. N. Riaz, S. Mahapatra
- 발표 연도: 2024
- 발표 학술지/학회: arXiv (preprint)
- 키워드: defect generation; textured surface; non-textured surface; plasma deposition; numerical simulation; defect density; window layer
2. 초록:
수소화된 비정질 실리콘 합금 필름은 일반적으로 RF PECVD(고주파 플라즈마 화학 기상 증착) 기술을 사용하여 다양한 종류의 기판 위에 증착됩니다. 일반적으로 필름 품질은 텍스처 또는 비-텍스처 기판에 증착될 때 변하지 않는다고 가정합니다. 본 연구에서는 텍스처 표면과 비-텍스처 표면에 증착된 박막 실리콘 층의 성장 차이를 분석했습니다. 이 연구에서는 두 태양전지의 특성을 비교했는데, 하나는 텍스처 표면(Cell-A)에, 다른 하나는 비-텍스처 표면(Cell-B)에 제작되었습니다. 소자의 결함 분석은 시뮬레이션과 소자 모델링을 통해 수행되었습니다. 그 결과, 텍스처 표면에 증착된 진성 필름(2.4 × 10¹⁷ cm⁻³)이 평탄한 표면에 증착된 필름(3.2 × 10¹⁶ cm⁻³)보다 더 결함이 많다는 것을 보여주었습니다. 이 두 셀의 주된 차이점은 활성층의 두께와 표면 텍스처링의 특성이었지만, 시뮬레이션 결과는 텍스처 표면에 증착된 박막이 평탄한 표면에 증착된 것보다 더 높은 결함 밀도를 가질 수 있음을 보여줍니다. 텍스처 표면에서 SiH₃ 전구체의 낮은 유효 유속 밀도가 텍스처 표면에 증착된 필름의 더 높은 결함 밀도의 원인 중 하나일 수 있습니다. 더 얇은 도핑된 창층을 사용하여 개선된 광 결합을 달성할 수 있습니다. 두께를 15 nm에서 3 nm로 변경함으로써 단락 전류 밀도는 16.4 mA/cm²에서 20.96 mA/cm²로 증가했고, 효율은 9.4%에서 12.32%로 증가했습니다.
3. 서론:
박막 실리콘 태양전지는 오랫동안 태양광 변환을 위해 연구되어 왔습니다. 단일 접합 박막 실리콘 태양전지는 약 10%의 전력 변환 효율(PCE)을 보고했습니다. 탠덤 태양전지는 단일 접합 소자보다 높은 효율을 보였지만, 여전히 결정질 실리콘 태양전지나 실리콘 이종접합 태양전지(HJSC)보다는 효율이 낮았습니다. 박막 실리콘을 상부 서브셀로 사용하는 탠덤 태양전지에 대한 연구가 진행 중입니다. 그러나 상부 서브셀의 낮은 전류 밀도는 전체 전류 밀도를 제한하는 문제가 있습니다. 따라서 상부 서브셀의 전류 밀도를 높이는 것이 고효율 태양전지에 바람직합니다. 이를 위해 광 포획 기법을 도입하는 것이 하나의 접근법입니다. 전면을 텍스처링하면 광학적 반사를 크게 줄여 전류 밀도를 높이는 데 도움이 됩니다. 그러나 이 접근법은 표면이 고르지 않아 플라즈마 증착으로 준비된 박막이 불균일해지고, 이로 인해 증착된 필름에 텍스처 유도 표면 결함이 발생할 수 있다는 한계가 있습니다.
4. 연구 요약:
연구 주제의 배경:
박막 실리콘 태양전지의 효율 향상은 중요한 연구 분야입니다. 특히 탠덤 태양전지에서 상부 셀의 전류 밀도를 높이는 것이 전체 효율을 결정하는 핵심 요소입니다.
이전 연구 현황:
전류 밀도를 높이기 위해 활성층 두께를 늘리거나 표면 텍스처링을 통해 광 포획을 강화하는 방법들이 시도되었습니다. 그러나 텍스처링은 필름에 전자적 결함을 유발하여 오히려 성능을 저하시킬 수 있다는 보고가 있었습니다.
연구 목적:
본 연구는 텍스처 표면과 평탄한 표면에 증착된 실리콘 박막의 성장 차이와 그로 인한 전자적 특성 변화를 분석하는 것을 목적으로 합니다. 특히, 텍스처링이 박막의 결함 밀도에 미치는 영향을 정량적으로 규명하고자 했습니다.
핵심 연구:
문헌에 보고된 두 종류의 태양전지(Cell-A: 텍스처, Cell-B: 평탄)를 AFORS-HET 프로그램을 사용하여 수치적으로 모델링했습니다. 시뮬레이션 J-V 곡선을 실제 데이터와 일치시키는 과정을 통해, 각 표면 조건에서 성장한 박막의 결함 밀도, 캐리어 이동도 등 주요 전자적 파라미터를 추출하고 비교 분석했습니다.
5. 연구 방법론
연구 설계:
본 연구는 비교 연구 설계를 따릅니다. 텍스처 표면에 제작된 태양전지(Cell-A)와 평탄한 표면에 제작된 태양전지(Cell-B)의 특성을 비교 분석했습니다.
데이터 수집 및 분석 방법:
실험 데이터를 직접 수집하는 대신, 기존 문헌[3, 12]에 보고된 두 태양전지의 J-V 특성 데이터를 사용했습니다. 데이터 분석은 AFORS-HET 시뮬레이션 프로그램을 통해 이루어졌습니다. 시뮬레이션 파라미터(DOS, 트랩 밀도, 이동도 등)를 체계적으로 변화시키면서 시뮬레이션 결과가 실제 데이터와 일치하는 최적의 파라미터 조합을 찾는 방식으로 분석을 수행했습니다.
연구 주제 및 범위:
연구는 p-i-n 구조를 가진 수소화된 비정질 실리콘 박막 태양전지에 초점을 맞춥니다. 주요 연구 주제는 기판의 표면 텍스처링 유무가 박막의 전자적 결함 생성에 미치는 영향입니다. 또한, 시뮬레이션을 통해 평탄한 표면 소자의 창층 두께 최적화를 통한 성능 향상 가능성을 탐구했습니다.
6. 주요 결과:
주요 결과:
- 텍스처 표면에 증착된 진성 실리콘 박막은 평탄한 표면에 증착된 박막보다 결함 밀도가 현저히 높았습니다 (텍스처: 2.4 × 10¹⁷ cm⁻³, 평탄: 3.2 × 10¹⁶ cm⁻³).
- 텍스처 표면의 경사면으로 인해 플라즈마 내 SiH₃ 라디칼의 유효 유속 밀도가 감소하는 것이 결함 증가의 한 원인으로 제시되었습니다.
- 평탄한 표면을 가진 소자에서 p타입 창층의 두께를 15 nm에서 3 nm로 줄이면, 광 흡수 손실이 감소하여 단락 전류 밀도가 16.4 mA/cm²에서 20.96 mA/cm²로, 효율이 9.4%에서 12.32%로 크게 향상될 수 있음을 시뮬레이션으로 확인했습니다.
- 이는 광 포획을 위한 텍스처링의 이점보다 텍스처 유도 결함의 단점이 더 클 수 있으며, 평탄한 표면에서의 최적화가 더 나은 성능을 가져올 수 있음을 시사합니다.

Figure 목록:
- Figure 1. (a) Schematic diagram of the two solar cells used in the investigation. Cell-A on a textured surface, (b) Cell-B on a flat surface, (c) diode equivalent circuit of a solar cell.
- Figure 2. (a) Current density voltage (J-V) characteristic curves of the two solar cell where the ‘star’ indicates the data points from real cell while the continuous lines are simulated J-V curves that match closely to these curves. (a) Cell-A [12], (b) Cell-B[3]
- Figure 3. J-V characteristic curves of the simulated solar cells from the starting set of parameters to the final device characteristic. Here the ‘Ref. Cell’ corresponds to the real cell (Cell-B) and the curve immediately close to this curve is the best matched one.
- Figure 4. Parameters extracted from the J-V characteristic of Fig. 3. Here Voc is open circuit voltage, Jsc is short circuit current density, FF is fill factor, PCE is power conversion efficiency, PmaxV and PmaxJ are the voltage and current density respectively, at the maximum power point.
- Figure 5. Extracted diode parameters from the J-V characteristic curves of Fig. 3. Jo is reverse saturation current density (in A/cm²), Rs is series resistance (in Ω.cm²), n is diode ideality factor, Rp is shunt resistance (in Ω.cm²)
- Figure 6. Schematic demonstration of deposition mechanism of thin silicon film on a flat surface
- Figure 7. Schematic demonstration of deposition mechanism of thin silicon film on a textured surface
7. 결론:
본 연구는 수치 분석을 통해 두 가지 다른 p-i-n 타입 박막 실리콘 태양전지를 조사했습니다. 실제 셀과 시뮬레이션된 셀의 J-V 특성 곡선이 거의 일치할 때의 층별 전자 파라미터를 채택했습니다. 두 셀의 주된 차이점은 활성층의 두께와 표면 텍스처링의 특성이었습니다. 연구 결과, 텍스처 표면에 증착된 박막이 평탄한 표면에 증착된 것보다 더 높은 결함 밀도를 가질 수 있음을 보여주었습니다. 최적화된 소자 구조와 최대 소자 성능은 결함 밀도, 캐리어 이동도 등과 같은 활성층의 전자 파라미터에 주로 의존합니다. 전면 창층에서의 광 흡수는 빛의 손실로 간주됩니다. 이는 광대역 갭 물질을 사용하거나 더 얇은 p타입 층을 사용하는 등 다양한 방법으로 줄일 수 있으며, 후자의 접근 방식이 더 쉽게 달성 가능하고 소자 성능 향상에 더 효과적입니다. 일반적으로 p층 두께의 결정 변수는 표면 거칠기여야 합니다. 따라서 매우 낮은 표면 거칠기를 가진 더 얇은 p층으로 더 나은 소자 성능을 얻을 수 있습니다. 나아가, 텍스처 유도 결함의 효과가 광 포획 효과를 능가한다면, 소자 제작에는 평탄한 표면을 사용하는 것이 바람직합니다.
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전문가 Q&A: 자주 묻는 질문
Q1: 왜 필름의 물성을 직접 측정하지 않고 시뮬레이션을 사용했나요?
A1: 이 연구는 기존 문헌에 보고된 두 개의 실제 태양전지를 분석하는 데 초점을 맞추고 있습니다. 시뮬레이션 접근법(AFORS-HET)은 새로운 샘플을 제작하지 않고도, 보고된 실험적 J-V 곡선과 시뮬레이션 결과를 일치시키는 과정을 통해 결함 밀도나 이동도 같은 전자적 특성을 추출할 수 있게 해줍니다. 이는 두 가지 다른 조건에서 성장한 박막의 품질을 효과적으로 비교하는 방법입니다.
Q2: 논문에서는 텍스처 표면에서 SiH₃ 유속이 낮은 것이 결함 증가의 원인이라고 제안했는데, 이 메커니즘을 더 자세히 설명해 주실 수 있나요?
A2: 논문의 Figure 6과 7에 도식적으로 설명되어 있듯이, 평탄한 표면에서는 플라즈마 라디칼의 입사 유속이 수직이어서 표면의 수소를 효율적으로 제거하고 고품질의 필름을 증착하는 데 유리합니다. 반면, 텍스처 표면에서는 많은 국소 표면이 기울어져 있어 평균 유속 밀도가 감소합니다. 이는 표면 수소 제거율을 낮추고, 미세 공극(micro-void) 형성이나 결합 파괴/형성 불균형을 초래하여, 성장하는 필름 내부에 더 많은 미결합 본드(결함)가 묻히게 되는 결과를 낳습니다.
Q3: Table 1을 보면 평탄한 표면 셀(Cell-B)의 최종 이동도 값이 텍스처 표면 셀(Cell-A)보다 낮습니다. 이는 Cell-B의 재료 품질이 더 좋다는 결론과 모순되지 않나요?
A3: 직관과 다르게 보일 수 있지만, 시뮬레이션 과정은 전체 소자의 J-V 곡선에 맞추기 위해 여러 파라미터를 복합적으로 조정하는 과정입니다. 논문의 Figure 4에 나타난 시뮬레이션 진행 과정을 보면, 이동도를 줄이는 것은 실험 곡선에 맞추기 위한 최종 미세 조정 단계의 일부였습니다. 이 연구에서 재료 품질을 결정하는 지배적인 요인은 트랩 밀도(Ntrap)이며, 이 값은 Cell-B에서 한 자릿수나 낮습니다. 최종 이동도 값은 올바른 소자 출력을 내기 위한 복잡한 파라미터 상호작용의 일부로 이해해야 합니다.
Q4: Figure 5에 표시된 역포화 전류 밀도(Jo)의 의미는 무엇인가요?
A4: 역포화 전류 밀도(Jo)는 태양전지의 다이오드 등가 회로 모델에서 핵심적인 파라미터입니다. 논문에서는 더 높은 Jo 값이 더 결함이 많은 재료를 의미한다고 명시하고 있습니다. Figure 5는 시뮬레이션 파라미터가 고성능 Cell-B의 최종 최적 모델로 조정될수록(예: 영역 2에서 결함 밀도를 줄일수록) Jo 값이 꾸준히 감소하는 것을 보여줍니다. 이는 평탄한 표면의 필름이 결함이 적다는 결론을 뒷받침하는 강력한 증거입니다.
Q5: 논문에서는 창층을 3 nm까지 얇게 만들 것을 제안하는데, 이것이 현실적으로 가능한가요?
A5: 논문에서는 이를 시뮬레이션 기반의 최적화 방안으로 제시합니다. p층 두께를 결정하는 변수는 표면 거칠기라고 언급하며, 따라서 더 얇은 p층은 표면 거칠기가 매우 낮은 표면에서 더 달성 가능하고 효과적이라고 설명합니다. 이는 평탄한 표면 사용이 바람직하다는 논문의 주된 결론과 일치합니다. 3 nm의 균일한 층을 만드는 현실적인 가능성은 사용된 특정 증착 기술(이 경우 RF PECVD)과 공정 제어 수준에 따라 달라질 것입니다.
결론: 더 높은 품질과 생산성을 향한 길
요약하자면, 본 연구는 실리콘 박막 증착 공정에서 기판의 표면 상태가 최종 소자의 성능에 미치는 지대한 영향을 명확히 보여줍니다. 광 포획을 위해 널리 사용되는 텍스처 표면이 실제로는 전자적 결함 밀도를 높여 성능을 저해하는 요인이 될 수 있다는 점은 중요한 시사점입니다. 반대로, 결함이 적은 평탄한 표면에 초박형 창층을 적용하는 전략이 더 높은 효율을 달성할 수 있는 유망한 경로임이 입증되었습니다.
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- 이 콘텐츠는 “Analysis of growth of silicon thin films on textured and non-textured surface” (저자: S. M. Iftiquar, S. N. Riaz, S. Mahapatra) 논문을 기반으로 한 요약 및 분석 자료입니다.
- 출처: https://arxiv.org/abs/2404.08651
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